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        設(shè)計出可制造的數(shù)字集成電路芯片。

        具備硬件系統(tǒng)開發(fā)設(shè)計經(jīng)驗的工程師，或者具有一定基礎(chǔ)的電子類專業(yè)的大學(xué)生和研究生。

        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識：
        ◆ 具備硬件系統(tǒng)開發(fā)設(shè)計經(jīng)驗的工程師，或者具有一定數(shù)字電路基礎(chǔ)；
☆注重質(zhì)量 ☆邊講邊練
        ☆合格學(xué)員免費推薦工作
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        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后免費提供一個月的技術(shù)支持，充分保證培訓(xùn)后出效果；
        3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。

第一階段

1、Cadence設(shè)計平臺DFII及啟動命令I(lǐng)CFB
1.1 Cadence設(shè)計平臺
1.2 啟動Cadence

2、Composer原理圖輸入工具
2.1 啟動Cadence建立一個新的工作庫
2.2 建立新單元
2.3 晶體管級原理圖

3、 變量、端口和單元的命名規(guī)則
4、Verilog仿真
4.1 Composer原理圖的Verilog仿真
4.2 Composer工具中的行為級Verilog代碼
4.3 獨立的Verilog仿真
4.4 Verilog仿真中的時序

實驗：mips處理器設(shè)計

實驗：單元設(shè)計

3 Verilog綜合
3.1 用dc_shell進行Synopsys Design Compiler綜合
3.2 Cadence RTL Compiler綜合
3.3 把結(jié)構(gòu)描述Verilog輸入到CadenceDFII設(shè)計平臺中
3.4 綜合后Verilog仿真

2 SOC Encounter布局布線
2.1 Encounter用戶圖形界面
2.2 用配置文件進行設(shè)計輸入
2.3 編寫SOC Encounter腳本

3 芯片組裝
3.1 用ccar進行模塊布線
3.2 用ccar完成內(nèi)核至焊盤框的布線
3.3 生成終的GDSII

4 微型MIPS處理器
4.1 微型MIPS處理器
4.2 微型MIPS：展平設(shè)計工具流程
4.3 微型MIPS：層次化設(shè)計工具流程

實驗：

1、抽象生成
2、SOC Encounter布局布線和芯片組裝